首页科技快讯半导体工艺的极限：1nm之战

半导体工艺的极限：1nm之战

来源：晰数塔互联网快讯时间：2023年12月02日 16:29

　　来源：半导体产业纵横

　　从7nm到5nm，从5nm到3nm，半导体产业对于先进工艺制程的追求永不停歇。2022年，当台积电宣布已经掌握成功大量量产3nm鳍式场效电晶体制程技术后，1nm开始一步步逼近。

　　对于先进工艺的掌握，意味着更高的性能、更顶尖的技术。从 3nm跨越到1nm，这其中面临的技术挑战犹如天堑。因此，1nm对于业界来说也充满着诱惑。

　　1nm，念念不忘

　　工艺制成的研发和生产需要大量的资源，一方面是技术积累，如晶体管架构、材料选择、制造过程等方面都需要解决难题；另一方面还需要强大的资金、人才和设备，众所周知从5nm走到3nm，生产成本也翻了一番。并非人人都有“资格”追求1nm。从28nm跳级到1nm这之间的差距绝对令人望而却步。

　　我们来看看，目前有野心追求1nm的机构和企业分别有哪些。

　　最新的消息是日本计划与法国合作开发1nm制程半导体。具体来看，是日本芯片制造商 Rapidus、东京大学将与法国半导体研究机构Leti合作，共同开发电路线宽为1nm级的新一代半导体设计的基础技术。

　　法国的CEA-Leti成立于1967年，该研究所的前身是成立于1957年的CENG（格勒诺布尔核研究中心）的电子系。在芯片的发展进程中，CEA-leti的也有很多重要里程碑事迹，如其是推动硅上绝缘体场效应管（FD-SOI）技术的重要推动者之一。

　　日本芯片制造商Rapidus大家应该不陌生了。这家企业成立的时间非常晚——2022年8月，其集合了日本的8家企业和日本政府提供的700亿日元资金。一成立的目标就是，要在4年内量产2nm芯片。当时与IBM建立战略合作关系，向着2nm进发。不过目前，日本国内最先进的制程还停留在45nm。所以日本能否通过这次“豪赌”，从45nm跨越到2nm是业界还在期待的事。

　　现在看来，日本的野心并不仅仅止步于2nm，其也想朝着1nm的目标前进。合作方式是 Rapidus与东京大学、Leti研究所进行一些涉及的人员交流和基础研究共享。Leti 将探索新型晶体管结构，而Rapidus和其他日本合作伙伴将派出科学家，然后评估和测试原型。

　　IBM在2021年就推出了全球首款2nm芯片，使用了GAA环绕栅极晶体管技术，一时震动了业界。从历史上看，从5nm走到2nm，IBM使用了不到四年。在2nm之后，IBM自然而然的走向了1nm。在2022年末的 IEDM 会议上，IBM展示了其为通向1nm及以上准备的技术：互连3.0和VTFET。

　　Imec在今年5月公布了1nm以下晶体管的路线图，在其路线图中1nm等于10埃。不仅如此，到了6月，Imec更是表示其与ASML签署了一项重要协议，与ASML共同合作开发1nm以下芯片。ASML将提供最新型号 0.55 NA EUV、2nm 和 1nm 工艺开发关键的 TWINSCAN EXE：5200，以及最新型号 0.33 NA EUV TWINSCAN NXE：3800。

　　企业方面，作为目前唯一一家能够成功实现3nm量产的晶圆厂，台积电也早早开始研究1nm。台积电已经选定了其1nm新厂的落脚位置，在竹科龙潭园区。从进展上来看，若一切顺利，竹科龙潭园区三期2026年中即可供厂商展开建厂作业，这也意味着台积电1nm厂最快能够在2026年动工，2027年试产，2028年量产。实际上，这也符合Imec预测的1nm以下路线图。

来源：IMEC

　　芯片龙头英特尔对于1nm的诱惑同样无法抗拒。从工艺节点来看，英特尔目前准备将Intel 4，用于Meteor Lake处理器和Granite Rapids，下一步将是Intel 3，它将使用EUV光刻来实现更大的模块化，PPW增加到18%。而英特尔最新的工艺是20A和18A。Intel 20A本来被称为Intel 1，但是由于英特尔想要“更好的唤起下一个创新时代”，将其命名为20A 。

　　现在问题来了：1nm未来，如何实现？

　　2D材料

　　寻找合适的晶体管结构以及合适的晶体管材料来实现 1 纳米工艺几何结构的工作仍然是一个好的方向。使用非硅材料有利于制造非常微小的晶体管——小至 1 纳米。

　　2019年时，IMEC就在IEEE会议上，展示2D材料可实现1nm以下的工艺节点。当时IMEC已经展示了具有微小特征尺寸的二硫化钼（MoS2） MOSFET可以为晶体管的极端缩放开辟途径，远低于硅器件短沟道效应的水平。

　　MoS2是一种二维材料，这意味着它可以以稳定的形式生长，厚度仅为一个原子，最重要的是，在该尺度上具有原子精度。

　　麻省理工学院、南洋理工大学和台积电的研究人员发现，二维材料与半金属铋（Bi）结合可实现极低的电阻，克服了实现 1 纳米芯片的挑战。

　　台积电也同样宣布，其在2D材料方面取得突破，逼近1 nm。在2022年时，台积电和麻省理工学院、南洋理工大学联合发表了一篇论文，描述金属引起的导电间隙带来的制造挑战，以及单层技术如何受到这些金属引起的间隙的影响。

　　这篇文章中建议使用后过渡金属铋和一些半导体单层过渡金属二硫族化物来减小间隙的尺寸，从而生产出比以前小得多的2D晶体管。在实验中，台积电尝试了目前各种低电阻的半导体材料，二硫化钼（MoS2）、二硫化钨（WS2）和二硒化钨（WSe2）。

　　改变铜（Cu）互连

　　在计算机芯片之中，半导体组件之间的布线被称为互连。简单解释，互连就是电流在芯片中各个晶体管、存储器、处理单元和其他组件之间的流动方式，如果互连的传输越有效，那么芯片的效率就会越高。

　　在1997年以前，大家往往都在使用铝互连。之后，IBM又发现了更有效的铜互连。铜线的导电电阻比铝线低约 40%，这意味着处理速度提高约 15%。在过去的几十年里，这种巨大的转变导致铜成为互连的行业标准。

　　现在，铜互连也开始遇到了瓶颈。铜互连始终需要阻挡衬里材料来形成适当的布线结构。随着器件缩小，可用于铜布线和衬垫材料的空间变得更小。

　　目前业界一直在寻找其他金属可以替代铜互连。

　　碳纳米管（CNT）、单层石墨烯（SLG）和少层石墨烯（FLG））与其他相关互连材料（钨（W）、铜（Cu）和钌（Ru））的性能比较来源：IMEC

　　IBM：使用钌

　　IBM找的方式是使用钌。钌可以扩展到 1 纳米及以上节点，并且仍然是一种有效的导体，因此不需要衬垫，这有助于节省空间。通过减色图案化方法形成的钌也有可能用于一种新型互连集成方案，称为顶通孔集成。在这种情况下，互连通孔形成在导线的顶部，而不是导线的下方，从而允许为最关键的互连层形成连续的导线和自对准通孔。此外，通过这种顶通孔集成牢固地形成嵌入式气隙，从而减少互连寄生电容，也将有助于实现更快、更低功耗的芯片。IBM的研究人员使用极紫外光刻（EUV）双图案现有的机器上创建测试结构，结果表明能够实现突破。

　　IMEC、台积电：使用石墨烯

　　与IBM的方式不同，台积电尝试使用石墨烯进行多层布线。

　　人们对石墨烯互连应用的兴趣并不令人意外。石墨烯表现出高本征载流子迁移率（高达200，000cm2 V -1 s -1）和大载流能力（高达108A/cm2）。此外，石墨烯具有高导热性和抗电迁移的竞争稳健性。它还可以制成原子级厚度，这有助于减轻厚度对 RC 延迟的影响。

　　台积电表示，当制作不同宽度的互连原型并将其电阻与铜互连进行比较时，发现宽度为15nm或更小的石墨烯互连的电阻率低于铜互连的电阻率。石墨烯的接触电阻率也比铜低四个数量级。将金属离子嵌入石墨烯中可以改善互连的电性能，使其成为下一代互连的有前途的材料。

　　IMEC则认为石墨烯和金属的混合结构，非常有希望成为1nm的候选者。此外，IMEC也在考虑钌（Ru）作为铜互连的替代品。

　　改变器件架构

　　如上文提到，IBM对于1nm的努力除了选择钌互连外，还有一个就是VTFET架构。IBM认为，使用 VTFET，晶体管组件垂直堆叠在一起，而不是横向堆叠，这是自计算机时代诞生以来设计芯片的标准。这极大地增加了单个芯片上可以安装的晶体管数量，就像摩天大楼城市的人口密度远高于联排别墅郊区的人口密度一样。IBM的研究表明，VTFET 设计的规模可以远远超出 IBM Research 于 2021 年首次推出的最先进的 2 纳米节点纳米片设计的性能。

　　IMEC则认为能够超越2nm的器件架构，是Forksheet架构。新的forksheet器件架构是 GAA 纳米片器件的自然演变，允许轨道高度从 5T 扩展到 4.3T，同时仍然提供性能增益。或者，通过叉板设计，可用空间可用于增加板宽度，从而进一步增强驱动电流。

图侧四个结构，均为CFET的变种来源：imec

　　英特尔则是认为可以使用一种GAA FET的最新形态——堆叠式CFET场效应管架构。这种架构的集成密度进一步提升，将n型和p型MOS元件堆叠在一起，可以堆叠8个纳米片，比RibbonFET多一倍。目前，英特尔正在研究两种类型的CFET：单片式（monolithic）和顺序式（sequential）。不过，英特尔的CFET架构并不是独立提出的，而是与IMEC机构长期合作的结果。