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台积电 vs 英特尔 vs 三星：决战半导体3D封装

来源：晰数塔互联网快讯时间：2020年09月09日 09:48

本文来自微信公众号：芯东西（ID：aichip001），作者：心缘，题图来自：视觉中国

芯东西9月8日报道，近日，中国台湾工业技术研究院研究总监Yang Rui预测，台积电将在芯片制造业再占主导地位五年，此后3D封装将成为主要工艺挑战。

过去十年各种计算工作负载飞速发展，而摩尔定律却屡屡被传将走到尽头。面对更家多样化的计算应用需求，为了将更多功能“塞”到同一颗芯片里，先进封装技术成为持续优化芯片性能和成本的关键创新路径。

台积电、英特尔、三星均在加速3D封装技术的部署。今年8月，这三大芯片制造巨头均亮出，使得这一战场愈发硝烟四起。

▲英特尔封装技术路线图

通过三大芯片制造巨头的先进封装布局，我们可以看到在接下来的一年，3D封装技术将是超越摩尔定律的重要杀手锏。

一、先进封装：将更多功能塞进一颗芯片

此前芯片多采用2D平面封装技术，但随着异构计算应用需求的增加，能将不同尺寸、不同制程工艺、不同材料的芯片集成整合的3D封装技术，已成为兼顾更高性能和更高灵活性的必要选择。

从最新3D封装技术落地进展来看，英特尔Lakefield采用3D封装技术Foveros，台积电的3D封装技术SoIC按原计划将在2021年量产，三星的3D封装技术已应用于7nm EUV芯片。

为什么要迈向先进封装技术？主要原因有二点，一是迄今处理器的大多数性能限制来自内存带宽，二是生产率提高。

一方面，存储带宽的开发速度远远低于处理器逻辑电路的速度，因此存在“内存墙”的问题。

在传统PCB封装中，走线密度和信号传输速率难以提升，因而内存带宽缓慢增长。而先进封装的走线密度短，信号传输速率有很大的提升空间，同时能大大提高互连密度，因而先进封装技术成为解决内存墙问题的主要方法之一。

另一方面，高性能处理器的体系架构越来越复杂，晶体管的数量也在增加，但先进的半导体工艺仍然很昂贵，并且生产率也不令人满意。

在半导体制造中，芯片面积越小，往往成品率越高。为了降低使用先进半导体技术的成本并提高良率，一种有效的方法是将大芯片切分成多个小芯片，然后使用先进的封装技术将它们连接在一起。

在这一背景下，以台积电、英特尔、三星为代表的三大芯片巨头正积极探索3D封装技术及其他先进封装技术。

二、台积电的3D封装组合拳

今年8月底，台积电推出3DFabric整合技术平台，旨在加快系统级方案的创新速度，并缩短上市时间。

台积电3DFabric可将各种逻辑、存储器件或专用芯片与SoC集成在一起，为高性能计算机、智能手机、IoT边缘设备等应用提供更小尺寸的芯片，并且可通过将高密度互连芯片集成到封装模块中，从而提高带宽、延迟和电源效率。

3DFabric由台积电前端和后端封装技术组成。

前端3D IC技术为台积电SoIC技术，于2018年首次对外公布，支持CoW（Chip on Wafer）和WoW（Wafer on Wafer）两种键合方式。

▲a为芯片分割前的SoC；b、c、d为台积电SoIC服务平台支持的多种分区小芯片和重新集成方案

通过采用硅穿孔（TSV）技术，台积电SoIC技术可达到无凸起的键合结构， 从而可将不同尺寸、制程、材料的小芯片重新集成到一个类似SoC的集成芯片中，使最终的集成芯片面积更小，并且系统性能优于原来的SoC。

台积电后端技术包括CoWoS（Chip on Wafer on Substrate）和InFO（Integrated Fan-out）系列封装技术，已经广泛落地。例如今年全球TOP 500超算榜排名第一的日本超算“富岳”所搭载的Fujitsu A64FX 处理器采用了台积电CoWoS封装技术，苹果手机芯片采用了台积电InFO封装技术。

此外，台积电拥有多个专门的后端晶圆厂，负责组装和测试包括3D堆叠芯片在内的硅芯片，将其加工成封装后的设备。