首页科技快讯「指甲盖」上集成500亿晶体管：全球首款2nm芯片制程发布，未来手机四天一充电？

「指甲盖」上集成500亿晶体管：全球首款2nm芯片制程发布，未来手机四天一充电？

来源：晰数塔互联网快讯时间：2021年05月07日 14:42

编者按：本文来自微信公众号“新智元”（ID:AI_era），作者：新智元，编辑：小匀，36氪经授权发布。

将500亿个晶体管集成到指甲大小的芯片上？蓝色巨人称：我们做到了！近日，IBM宣布了他们的2纳米工艺技术，并称比目前主流的7纳米芯片快 45%，功耗减少 75%。然而，2纳米的说法却引发了当下对工艺节点名称的新思考。

也许你都忘了，IBM曾是一家大牌的芯片制造商。

但它今天给我们提了个醒儿：全球第一个 2 纳米芯片制造技术，诞生在了纽约州奥尔巴尼的IBM研究院。

在IBM研究院的阿尔巴尼工厂制造的2纳米晶圆

每十年都是考验摩尔定律极限的期限，以2021为开端的十年也不例外。

随着极紫外（EUV）技术的到来，加上其他更多的技术改进，晶体管尺寸得以减少。但目前看来，这项技术已经趋于瓶颈。

据IBM称，其新推出技术这种架构可以平衡性能与能源效率——比目前主流的7纳米芯片快 45%，功耗减少 75%。

这个消息，就像一个重磅炸弹，在台积电、三星、英特尔盘踞太久的芯片行业，让IBM狠狠地刷了波存在感。

但必须澄清的是，虽然该工艺节点被称为「2纳米」，这个2nm跟传统谈论的线宽不一样。

全球首个2纳米芯片制造技术，但2纳米的标签你搞清了吗

在过去，这个尺寸曾经是芯片上二维特征尺寸的等效度量，如90纳米、65纳米和40纳米。

然而，随着FinFET和其他3D晶体管设计的出现，现在的工艺节点名称是对「等效2D晶体管」设计的解释。一般用晶体管密度可以更准确的衡量，如同英特尔倡导的那样。

例如，英特尔的7纳米工艺将与台积电的5纳米工艺大致相同；台积电的5纳米工艺也甚至没有50%的改进（它比7纳米工艺只提供15%的改进），所以称其为5纳米工艺本身就有点牵强。根据IBM的说法，他们的「2纳米」技术比台积电的7纳米工艺有大约50%的改进，这样以来——即使按照当今最宽松的标准，也顶多是3.5纳米技术。

但这不代表IBM的新消息没有技术含量。

IBM表示，新芯片将在「手指甲大小」的芯片中配备多达500亿个晶体管，这使得IBM的晶体管密度为每平方毫米3.33亿个晶体管（MTr / mm 2）。

通过下表可以获得更好的比较：

不同的代工厂有不同的官方名称，有各种密度。值得注意的是，这些密度数字通常被列为峰值密度，用于晶体管库，其中芯片面积是峰值关注点，而不是频率扩展--由于功率和热方面的考虑，通常处理器最快的部分的密度是这些数字的一半

关于向全方位门/纳米片晶体管的发展，虽然IBM没有明确表示，但图片显示，这种新的2纳米处理器采用了三层GAA设计。

IBM 2纳米硅制造工艺的剖面图：叠加式GAA（Stacked GAA ，其中GAA是「切入环绕式栅极技术」的简称)

此前，三星在3纳米时引入GAA，而台积电则要等到2纳米。相比之下，英特尔将在其5纳米工艺中引入某种形式的GAA。

该工艺包括每个鳍片中的三个门-周围（GAA）纳米片通道。极端紫外线（EUV）处理对于定义工艺中的小尺寸是必要的，但它允许纳米片的宽度在15纳米到70纳米之间。为了呼应IBM早期在绝缘体上的硅（SOI）工作，该工艺包括一个底部电介质隔离，以实现12纳米的门长。IBM已经开发了一种内隔板干式工艺，以提供精确的栅极尺寸控制。该工艺支持多种阈值电压，用于SoC和高性能计算应用。这是首次在工艺的FEOL部分使用EUV图案，使关键层的设计的所有阶段都能使用EUV

据IBM称，这项先进技术的潜在好处可能包括：

手机电池寿命翻两番，只要求用户每四天给他们的设备充电一次。